纳米集成电路制造工艺(第2版)张汝京

2024-11-08 18:34:370 次浏览 投稿

编辑推荐  超大规模集成电路的生产工艺，从“微米级”到“纳米级”发生了许多根本上的变化。甚至，从45nm缩小至28nm（以及更小的线宽）也必须使用许多新的生产观念和技术。  张汝京先生是随着半导体产业的发展成长起来的领军人物，见证了几个技术世代的兴起与淘汰。他本人有着深厚的学术根基，以及丰富的产业经验，其带领的团队是多年来在**半导体代工厂一线工作的科研人员，掌握了业界领先的制造工艺。他们处理实际问题的经验以及从产业出发的独特技术视角，相信会给读者带来启发和帮助。内容简介  本书共19章，涵盖先进集成电路工艺的发展史，集成电路制造流程、介电薄膜、金属化、光刻、刻蚀、表面清洁与湿法刻蚀、掺杂、化学机械平坦化，器件参数与工艺相关性，DFM（DesignforManufacturing），集成电路检测与分析、集成电路的可靠性，生产控制，良率提升，芯片测试与芯片封装等内容。  再版时加强了半导体器件方面的内容，增加了先进的FinFET、3DNAND存储器、CMOS图像传感器以及无结场效应晶体管器件与工艺等内容。作者简介   张汝京(Richard Chang)，1948年出生于江苏南京，毕业于台湾大学机械工程学系，于布法罗纽约州立大学获得工程科学硕士学位，并在南方卫理公会大学获得电子工程博士学位。曾在美国德州仪器工作20年。他成功地在美国、日本、新加坡、意大利及中国台湾地区创建并管理10个集成电路工厂的技术开发及运营。1997年加入世大集成电路（WSMC）并出任总裁。2000年4月创办中芯国际集成电路制造（上海）有限公司并担任总裁。2012年创立昇瑞光电科技（上海）有限公司并出任总裁，主要经营LED等及其配套产品的开发、设计、制造、测试与封装等。2014年6月创办上海新昇半导体科技有限公司并出任总裁, 承担国家科技重大专项（简称“02专项”）的核心工程——“40—28纳米集成电路制造用300毫米硅片”项目。张博士拥有超过30年的半导体芯片研发和制造经验。2005年4月，荣获中华人民共和国国务院颁发国际科学技术合作奖。2006年获颁中国半导体业领军人物称号。2008年3月，被半导体国际杂志评为2007年度人物并荣获SEMI中国产业卓越贡献奖。2012年成为上海市千人计划专家。2014年于上海成立新昇半导体科技有限公司，从事300毫米高端大硅片的研发、制造与行销。目录第1章半导体器件1．1N型半导体和P型半导体1．2PN结二极管1．2．1PN结自建电压1．2．2理想PN结二极管方程1．3双极型晶体管1．4金属氧化物半导体场效应晶体管1．4．1线性模型1．4．2非线性模型1．4．3阈值电压1．4．4衬底偏置效应1．4．5亚阈值电流1．4．6亚阈值理想因子的推导1．5CMOS器件面临的挑战1．6结型场效应晶体管1．7肖特基势垒栅场效应晶体管1．8高电子迁移率晶体管1．9无结场效应晶体管1．9．1圆柱体全包围栅无结场效应晶体管突变耗尽层近似器件模1．9．2圆柱体全包围栅无结场效应晶体管完整器件模型1．9．3无结场效应晶体管器件制作1．10量子阱场效应晶体管1．11小结参考文献第2章集成电路制造工艺发展趋势2.1引言2.2横向微缩所推动的工艺发展趋势2.2.1光刻技术2.2.2沟槽填充技术2.2.3互连层RC延迟的降低2.3纵向微缩所推动的工艺发展趋势2.3.1等效栅氧厚度的微缩2.3.2源漏工程2.3.3自对准硅化物工艺2.4弥补几何微缩的等效扩充2.4.1高k金属栅2.4.2载流子迁移率提高技术2.5展望参考文献第3章CMOS逻辑电路及存储器制造流程3.1逻辑技术及工艺流程3.1.1引言3.1.2CMOS工艺流程3．1．3适用于高k栅介质和金属栅的栅最后形成或置换金属栅CMOS工艺流程3．1．4CMOS与鳍式MOSFET(FinFET)3.2存储器技术和制造工艺3.2.1概述3.2.2DRAM和eDRAM3.2.3闪存3.2.4FeRAM3.2.5PCRAM3.2.6RRAM3.2.7MRAM3.2.83D NAND3．2．9CMOS图像传感器3．3无结场效应晶体管器件结构与工艺参考文献第4章电介质薄膜沉积工艺4.1前言4.2氧化膜/氮化膜工艺4.3栅极电介质薄膜4.3.1栅极氧化介电层氮氧化硅(SiOxNy)4.3.2高k栅极介质4.4半导体绝缘介质的填充4.4.1高密度等离子体化学气相沉积工艺4.4.2O3TEOS的亚常压化学气相沉积工艺4.5超低介电常数薄膜4.5.1前言4.5.2RC delay对器件运算速度的影响4.5.3k为2.7~3.0的低介电常数材料4.5.4k为2.5的超低介电常数材料4.5.5刻蚀停止层与铜阻挡层介电常数材料参考文献第5章应力工程5.1简介5.2源漏区嵌入技术5.2.1嵌入式锗硅工艺5.2.2嵌入式碳硅工艺5.3应力记忆技术5.3.1SMT技术的分类5.3.2SMT的工艺流程5.3.3SMT氮化硅工艺介绍及其发展5.4双极应力刻蚀阻挡层5.5应力效应提升技术参考文献第6章金属薄膜沉积工艺及金属化6.1金属栅6.1.1金属栅极的使用6.1.2金属栅材料性能的要求6.2自对准硅化物6.2.1预清洁处理6.2.2镍铂合金沉积6.2.3盖帽层TiN沉积6.3接触窗薄膜工艺6.3.1前言6.3.2主要的问题6.3.3前处理工艺6.3.4PVD Ti6.3.5TiN制程6.3.6W plug制程6.4金属互连6.4.1前言6.4.2预清洁工艺6.4.3阻挡层6.4.4种子层6.4.5铜化学电镀6.4.6洗边和退火6.5小结参考文献第7章光刻技术7.1光刻技术简介7.1.1光刻技术发展历史7.1.2光刻的基本方法7.1.3其他图像传递方法7.2光刻的系统参数7.2.1波长、数值孔径、像空间介质折射率7.2.2光刻分辨率的表示7.3光刻工艺流程7.4光刻工艺窗口以及图形完整性评价方法7.4.1曝光能量宽裕度, 归一化图像对数斜率(NILS)7.4.2对焦深度(找平方法)7.4.3掩膜版误差因子7.4.4线宽均匀性7.4.5光刻胶形貌7.4.6对准、套刻精度7.4.7缺陷的检测、分类、原理以及排除方法7.5相干和部分相干成像7.5.1光刻成像模型，调制传递函数7.5.2点扩散函数7.5.3偏振效应7.5.4掩膜版三维尺寸效应7.6光刻设备和材料7.6.1光刻机原理介绍7.6.2光学像差及其对光刻工艺窗口的影响7.6.3光刻胶配制原理7.6.4掩膜版制作介绍7.7与分辨率相关工艺窗口增强方法7.7.1离轴照明7.7.2相移掩膜版7.7.3亚衍射散射条7.7.4光学邻近效应修正7.7.5二重图形技术7.7.6浸没式光刻7.7.7极紫外光刻参考文献第8章干法刻蚀8.1引言8.1.1等离子刻蚀8.1.2干法刻蚀机的发展8.1.3干法刻蚀的度量8.2干法刻蚀建模8.2.1基本原理模拟8.2.2经验模型8.3先进的干法刻蚀反应器8.3.1泛林半导体8.3.2东京电子8.3.3应用材料8.4干法刻蚀应用8.4.1浅槽隔离(STI)刻蚀8.4.2多晶硅栅刻蚀8.4.3栅侧墙刻蚀8.4.4钨接触孔刻蚀8.4.5铜通孔刻蚀8.4.6电介质沟槽刻蚀8.4.7铝垫刻蚀8.4.8灰化8.4.9新近出现的刻蚀8.5先进的刻蚀工艺控制参考文献第9章集成电路制造中的污染和清洗技术9.1IC 制造过程中的污染源9.2IC污染对器件的影响9.3晶片的湿法处理概述9.3.1晶片湿法处理的要求9.3.2晶片湿法处理的机理9.3.3晶片湿法处理的范围9.4晶片表面颗粒去除方法9.4.1颗粒化学去除9.4.2颗粒物理去除9.5制程沉积膜前/后清洗9.6制程光阻清洗9.7晶片湿法刻蚀技术9.7.1晶片湿法刻蚀过程原理9.7.2硅湿法刻蚀9.7.3氧化硅湿法刻蚀9.7.4氮化硅湿法刻蚀9.7.5金属湿法刻蚀9.8晶背/边缘清洗和膜层去除9.965nm和45nm以下湿法处理难点以及HKMG湿法应用9.9.1栅极表面预处理9.9.2叠层栅极: 选择性刻蚀和清洗9.9.3临时polySi 去除9.10湿法清洗机台及其冲洗和干燥技术9.10.1单片旋转喷淋清洗机9.10.2批旋转喷淋清洗机9.10.3批浸泡式清洗机9.11污染清洗中的测量与表征9.11.1颗粒量测9.11.2金属离子检测9.11.3四探针厚度测量9.11.4椭圆偏光厚度测量9.11.5其他度量参考文献第10章超浅结技术10.1简介10.2离子注入10.3快速热处理工艺参考文献第11章化学机械平坦化11.1引言11.2浅槽隔离抛光11.2.1STI CMP的要求和演化11.2.2氧化铈研磨液的特点11.2.3固定研磨粒抛光工艺11.3铜抛光11.3.1Cu CMP的过程和机理11.3.2先进工艺对Cu CMP的挑战11.3.3Cu CMP产生的缺陷11.4高k金属栅抛光的挑战11.4.1CMP在高k金属栅形成中的应用11.4.2ILD0 CMP的方法及使用的研磨液11.4.3Al CMP的方法及使用的研磨液11.5GST抛光(GST CMP)11.5.1GST CMP的应用11.5.2GST CMP的挑战11.6小结参考文献第12章器件参数和工艺相关性12.1MOS电性参数12.2栅极氧化层制程对MOS电性参数的影响12.3栅极制程对MOS电性参数的影响12.4超浅结对MOS电性参数的影响12.5金属硅化物对MOS电性参数的影响12.6多重连导线第13章可制造性设计13.1介绍13.2DFM技术和工作流程13.2.1光刻 DFM13.2.2Metal1图形的例子13.3CMP DFM13.4DFM展望参考文献第14章半导体器件失效分析14.1失效分析概论14.1.1失效分析基本原则14.1.2失效分析流程14.2失效分析技术14.2.1封装器件的分析技术14.2.2开封技术14.2.3失效定位技术14.2.4样品制备技术14.2.5微分析技术14.2.6表面分析技术14.3案例分析参考文献第15章集成电路可靠性介绍15.1热载流子效应 (HCI)15.1.1HCI的机理15.1.2HCI 寿命模型15.2负偏压温度不稳定性(NBTI)15.2.1NBTI机理15.2.2NBTI模型15.3经时介电层击穿(TDDB)15.4电压斜坡(Vramp)和电流斜坡(Jramp)测量技术15.5氧化层击穿寿命预测15.6电迁移15.7应力迁移15.8集成电路可靠性面临的挑战15.9结论第16章集成电路测量16.1测量系统分析16.1.1准确性和精确性16.1.2测量系统的分辨力16.1.3稳定分析16.1.4位置分析16.1.5变异分析16.1.6量值的溯源、校准和检定16.2原子力显微镜16.2.1仪器结构16.2.2工作模式16.3扫描电子显微镜16.4椭圆偏振光谱仪16.5统计过程控制16.5.1统计控制图16.5.2过程能力指数16.5.3统计过程控制在集成电路生产中的应用参考文献第17章良率改善17.1良率改善介绍17.1.1关于良率的基础知识17.1.2失效机制17.1.3良率学习体系17.2用于良率提高的分析方法17.2.1基本图表在良率分析中的应用17.2.2常用的分析方法17.2.3系统化的良率分析方法第18章测试工程18.1测试硬件和程序18.1.1测试硬件18.1.2测试程序18.1.3缺陷、失效和故障18.2储存器测试18.2.1储存器测试流程18.2.2测试图形18.2.3故障模型18.2.4冗余设计与激光修复18.2.5储存器可测性设计18.2.6老化与测试18.3IDDQ测试18.3.1IDDQ测试和失效分析18.3.2IDDQ测试与可靠性18.4数字逻辑测试18.5可测性设计18.5.1扫描测试18.5.2内建自测试参考文献第19章芯片封装19.1传统的芯片封装制造工艺19.1.1减薄（Back Grind）19.1.2贴膜（Wafer Mount）19.1.3划片（Wafer Saw）19.1.4贴片(Die Attach)19.1.5银胶烘焙(Epoxy Curing)19.1.6打线键合(Wire Bond)19.1.7塑封成型(压模成型，Mold)19.1.8塑封后烘焙（Post Mold Curing）19.1.9除渣及电镀（Deflash and Plating）19.1.10电镀后烘焙（Post Plating Baking）19.1.11切筋整脚成型（Trim/From）19.2大电流的功率器件需用铝线键合工艺取代金线键合工艺19.3QFN的封装与传统封装的不同点19.4铜线键合工艺取代金线工艺19.5立体封装(3D Package)形式简介19.5.1覆晶式封装（FlipChip BGA）19.5.2堆叠式封装（Stack Multichip package）19.5.3芯片覆晶式级封装（WLCSP）19.5.4芯片级堆叠式封装（TSV package）参考文献收起全部↑精彩书摘  第3章CMOS逻辑电路及  存储器制造流程  CMOS逻辑电路的制造技术是超大规模集成电路(VLSI)半导体工业的基础。在3.1节将会描述现代CMOS逻辑制造流程，用以制造NMOS和PMOS晶体管。现今，典型的CMOS制造工艺会添加一些额外的流程模块来实现多器件阈值电压(Vt)，例如不同栅氧厚度的IO晶体管、高压晶体管、用于DRAM的电容、用于闪存(flash memory)的浮栅和用于混合信号应用的电感等。在3.2节，将会简要地介绍不同的存储器技术(DRAM、e DRAM、FeRAM、PCRAM、RRAM、MRAM)和它们的制造流程。  制造流程、晶体管性能、成品率和最终电路/产品性能之间有很强的关联性，因此，CMOS和存储器制造流程的知识不仅对加工工程师和器件工程师十分必要，对电路设计和产品工程师也同样重要。  3.1逻辑技术及工艺流程  3.1.1引言  本节将介绍CMOS超大规模集成电路制造工艺流程的基础知识，重点将放在工艺流程的概要和不同工艺步骤对器件及电路性能的影响上。图3.1显示了一个典型的现代CMOS逻辑芯片(以65nm节点为例)的结构，包括CMOS晶体管和多层互联［1］。典型的衬底是P型硅或绝缘体上硅(SOI)，直径为200mm(8″)或300mm(12″)。局部放大图显示出了CMOS晶体管的多晶硅和硅化物栅层叠等细节，由多层铜互连，最上面两层金属较厚，通常被用于制造无源器件(电感或电容)，顶层的铝层用于制造封装用的键合焊盘。  图3.1现代CMOS逻辑芯片结构示意图  现代CMOS晶体管的主要特征如图3.2所示。在90nm CMOS节点上［2］，CMOS 晶体管的特征包括钴 多晶硅化物或镍 多晶硅化物多晶栅层叠、氮化硅栅介质、多层(ONO)隔离、浅源/漏(SD)扩展结和镍硅化物SD深结。内部核心逻辑电路的晶体管典型操作电压(1~1.3V)，其沟道长度更短(50~70nm)，栅介质更薄(25~30)，SD扩展结更浅(200~300)。IO电路的晶体管(即是连接芯片外围电路的接口)的典型操作电压是1.8V、2.5V或3.3V，相应的其沟道更长(100~200nm)，栅介质更厚(40~70)，SD扩展结更深(300~500)。核心逻辑电路较小的操作电压是为了最大限度减小操作功耗。在65nm及45nm CMOS节点，另一个特点是采用了沟道工程［3，4］，通过沿晶体管沟道方向施加应力来增强迁移率(例如张应力对NMOS中电子的作用和压应力对PMOS中空穴的作用)。未来CMOS在32nm及以下的节点还会有新的特点，例如新的高k介质和金属栅层叠［5，6］，SiGe SD (对于PMOS)，双应变底板，非平面沟道(FinFET)等。  现代CMOS逻辑工艺流程的顺序如图3.3所示，工艺参数对应于90nm节点。CMOS逻辑超大规模集成电路的制造通常是在P型硅或绝缘体上硅(SOI)上，直径为200mm(8″)或300mm(12″)。工艺首先形成浅槽隔离(STI)，然后形成n 阱区域(对于PMOS晶体管)和p 阱区域(对于NMOS晶体管)并分别对阱区域进行选择性注入掺杂。然后为NMOS和PMOS晶体管生长栅氧，接下来形成多晶栅层叠。多晶栅层叠图形化以后形成再氧化，补偿和主隔离结构，接着完成NMOS和PMOS的LDD和源/漏注入掺杂。在这之后，沉积一层介质层，通过图形化，刻蚀和钨塞(W plug)填充形成接触孔。至此，NMOS和PMOS晶体管已经形成了，这些工艺步骤通常被称为前端制程(FEOL)。然后通过单镶嵌技术形成第一层铜(M1)，其他的互连通过双镶嵌技术实现。后端制程(BEOL)通过重复双镶嵌技术实现多层互连。  图3.3中，步骤(a)~步骤(h)用于实现CMOS晶体管，称为前端制程(FEOL)； 步骤(i)~步骤(j)用于重复制造多层互联，称为后端制程(BEOL)。最顶层的两层金属和铝层被用于制造无源器件和键合焊盘，没有在这里进行介绍。  3.1.2CMOS工艺流程  1. 隔离的形成  浅槽隔离(STI)的形成如图3.4所示，工艺参数对应于90nm节点。工艺首先对硅衬底进行热氧化(被称作初始氧化，initial ox)，厚度100，然后通过LPCVD的方式沉积一层氮化硅(1300)。接下来进行光刻，首先旋涂一层光刻胶(PR)，然后进行紫外线(UV)曝光，光刻胶通过光刻版(被称作AA)显影，有源区不会受到紫外线的照射(或者说隔离区域将会曝露在紫外光下)。在这之后，氮化硅和初始氧化层通过离子干法刻蚀的方法除去，去掉光刻胶后进行Si的刻蚀，露出的氮化硅充当刻蚀的硬掩模，通过离子刻蚀在Si衬底上刻蚀出浅槽(5000)。当然，掩模材料(例如PR一类的软掩模和氮化硅之类的硬掩模)必须足够厚，能够经受得住后续对氮化硅、二氧化硅和硅的离子刻蚀。